每個半導體產品的製（zhì）造都需（xū）要數百個工藝，整個製造過程分（fèn）為八個步驟：晶圓（yuán）加工 - 氧化 - 光刻 -刻蝕 - 薄（báo）膜（mó）沉積 - 互連 - 測試 - 封裝。

所（suǒ）有半導體工藝都始於一粒沙（shā）子！因（yīn）為沙子所含的矽是生（shēng）產晶（jīng）圓所需要的原材料。晶圓是（shì）將矽 (Si)或砷化（huà）镓 (GaAs) 製成的（de）單晶柱體切割形成的圓薄片。要（yào）提取（qǔ）高純（chún）度的矽材料需要用（yòng）到矽砂，一種二氧化矽含量高達 95% 的特（tè）殊材料，也（yě）是製作晶圓的主要原材料。晶圓加工就是製作獲取上述晶圓的過（guò）程。

鑄錠

首 先 需 將 沙 子（zǐ） 加 熱， 分 離 其中的一氧化碳和矽，並不斷重複該過程直（zhí）至獲得超高純度的電子級矽 (EG-Si)。高純矽熔化成（chéng）液體，進而再凝固成單晶固（gù）體形式，稱為“錠”，這就是半導體製造的第一步（bù）。矽錠（矽柱）的製作精度要求（qiú）很高，達到納米級，其廣泛應（yīng）用的製造方法是提拉法。

錠切割

前一個步驟完成後，需要用金剛石鋸切掉鑄錠的兩端（duān），再將其切割成一定厚度的薄片。錠薄（báo）片直（zhí）徑決定了晶（jīng）圓的尺寸，更大更薄的晶圓能被分割成更多的可用單元，有助（zhù）於降低生產成本。切割矽錠後需在薄片上加入“平坦區（qū）”或“凹痕”標記，方便在後續步驟中（zhōng）以（yǐ）其為標準設置（zhì）加工方向。

晶圓表麵拋光

通過上述（shù）切割過程獲得的薄片被稱為“裸片”，即未經加工的“原料晶圓（yuán）”。裸片的表麵凹凸不平，無（wú）法直接在上麵印（yìn）製電路圖形。因此，需要先通過研磨和化（huà）學刻（kè）蝕工藝去除表麵（miàn）瑕疵，然後通過拋光形成光潔的表麵，再通過清洗去除殘留汙染物（wù），即可（kě）獲得表麵整潔的（de）成品晶圓（yuán）。

氧化過程的作用（yòng）是（shì）在晶圓表麵形成保護膜。它可以保護晶圓不受（shòu）化學雜質影響、避免漏電流進入電路、預防（fáng）離（lí）子（zǐ）植入過程中（zhōng）的擴散以及防止晶圓在刻蝕時滑脫。

氧化過程的第一步（bù）是去除雜質和汙染物，需要（yào）通過四步去除有機物、金屬等雜質及蒸發殘留的水分。清（qīng）潔完成（chéng）後就可（kě）以將晶圓置於 800至（zhì） 1200 攝氏度的高溫環境（jìng）下，通過氧氣或蒸氣在晶圓表麵的流動形成二氧化矽（即“氧化物（wù）”）層。氧氣擴散通（tōng）過（guò）氧化層與矽反應形成不同（tóng）厚度的（de）氧化層，可以在（zài）氧化完成後測量它的厚度。

幹法氧（yǎng）化和濕法氧化根據氧（yǎng）化反應中氧化（huà）劑的不同（tóng），熱（rè）氧化過程可分為幹法氧化和濕法氧化，前者使用純氧產生二氧化矽層，速度慢（màn）但氧化層薄而致（zhì）密，後者需同時使用氧氣和高溶解度的水蒸氣，其特點是（shì）生（shēng）長速（sù）度（dù）快但保護（hù）層相對較厚且（qiě）密度較低。

除氧化劑以外，還有其他變量會（huì）影響到二氧化矽層的厚度。首先，晶圓結構及其表（biǎo）麵缺陷和內部摻雜濃度都會影響（xiǎng）氧（yǎng）化（huà）層的生成速（sù）率。此外，氧化設備產生的（de）壓力和（hé）溫度越（yuè）高，氧（yǎng）化層的生成就越快。在氧化過（guò）程，還（hái）需要根據單元中晶（jīng）圓的位置而使用假片，以保護晶圓並減小氧化度的差異。

光刻是通過光線 將 電 路 圖 案“ 印刷”到晶（jīng）圓（yuán）上，我們可以將其理解（jiě）為在（zài）晶圓表麵繪製半導體製造所需的平麵圖。電路圖案的（de）精細（xì）度越高，成品芯片的集成度就越高，必須通（tōng）過先進（jìn）的光（guāng）刻技術才能實現。具體來說，光刻可分（fèn）為塗覆（fù）光刻膠、曝光和顯影三個步驟。

塗覆

光刻（kè）膠在晶圓上繪製電路的（de）第一步是在氧化（huà）層上塗覆光刻膠。光刻膠通過改變化學性質的方式讓晶圓成為“相（xiàng）紙”。晶圓表麵的光刻膠層越（yuè）薄，塗（tú）覆越均（jun1）勻，可以印刷的（de）圖形就越精細。這個步驟可以采用“旋塗”方法（fǎ）。根據光（紫外線）反應性的區別，光刻膠可分為兩種：正膠和負膠，前者在受光後會分解並消失，從而留下未受光（guāng）區域的圖形，而後者在受光後會聚合並讓（ràng）受光部分的圖形顯現出來。

曝光

在晶圓上覆（fù）蓋光刻膠薄膜後（hòu），就可以通過控製光線（xiàn）照射來完成電路印刷，這個過程被稱為“曝光”。我們可以通過曝光設備來選擇性地（dì）通過光線（xiàn），當光線穿過包（bāo）含電路（lù）圖案（àn）的掩膜時（shí），就能將電路印製到下方塗有（yǒu）光刻膠薄膜的晶圓上。

在曝光過程中，印刷圖案越精細，最終的芯（xīn）片（piàn）就能（néng）夠容納更多元件，這有助（zhù）於提高（gāo）生產（chǎn）效率並降低（dī）單個元件的成本。在這個（gè）領域（yù），目前備受矚目的新技術是 EUV 光刻。泛林集團與戰略合作夥伴（bàn） ASML 和 imec 共同研發出了一種全新的（de）幹膜光刻膠技術。該技術能通過提（tí）高分辨（biàn）率（微調電路寬度的關鍵要素）大（dà）幅提升 EUV 光刻曝光工藝的生產率和（hé）良率。

顯影

曝光之後的步驟是在晶圓上噴塗顯影劑，目的是去除圖形（xíng）未覆蓋區域的光刻膠，從而讓印刷好的電路圖案顯現（xiàn）出來。顯影完成後需要通過各種測量設備和光學（xué）顯微鏡進行檢查，確保電路圖繪製的質量。

在晶圓上完成電路圖的光刻（kè）後， 就要用刻蝕工藝來去（qù）除任何多餘的氧化膜且隻（zhī）留（liú）下半導體電路圖。要做到這一點需要利用液體、氣（qì）體或（huò）等離子體來去除選定的多餘部分。刻蝕的方法主要分為兩種，取決於（yú）所使用（yòng）的物質：使用特（tè）定的化（huà）學溶液進行化學反應來去除（chú）氧化膜的濕法刻蝕，以及使（shǐ）用氣體或等離子體的幹法刻蝕。

濕法刻蝕

使用化學溶液（yè）去除氧化膜的濕法刻蝕具有成本低、刻蝕速度快和生產率高的優勢。然而（ér），濕法刻蝕具有各向同性的特點，即其速度在任何方向上都是相同（tóng）的。這會導致掩膜（或敏感膜）與刻蝕（shí）後的氧化膜不（bú）能完全對齊，因此很難處理非常（cháng）精細的電（diàn）路圖。

幹法刻蝕

幹法刻蝕可分為三種不同類型。第一種為化學刻蝕，其使用的（de）是刻蝕氣體（主要是氟化（huà）氫）。和濕法刻蝕一樣，這（zhè）種方法也是各向同性的，這意味著它也不適合用於精細的（de）刻蝕。

第二種方法是物理濺射（shè），即用等離子體中（zhōng）的離子（zǐ）來撞（zhuàng）擊並去除多（duō）餘的氧化層（céng）。作（zuò）為一種各向異性的刻蝕方法，濺射刻蝕在水（shuǐ）平和垂直方向的刻蝕速度是不同的，因此（cǐ）它的精細度也要超過化學刻蝕。但這種方法的缺（quē）點是刻（kè）蝕速度較慢，因為它完全依賴於離子碰撞引起的物理反應。

最後的第三種（zhǒng）方法就是反應離子刻 蝕 (RIE)。RIE結合了前兩種方法，即在利（lì）用等離子體進行電離物理刻（kè）蝕的同時，借助等離子體（tǐ）活化後產生的自由（yóu）基進行化（huà）學刻蝕。除了刻蝕速度超過前兩種方法以外，RIE 可以利用離子各向異性的特性，實現高精細度圖案的刻蝕。

如今幹法刻蝕已經被廣泛使用，以提高精細（xì）半導（dǎo）體電路的良率。保持全晶圓刻蝕的均勻（yún）性並提高刻蝕速度至關重要，當今最先進的幹法刻蝕設備正在以更高（gāo）的性能，支持最為先進（jìn）的邏輯和存儲芯片的生產。

為了創建芯片內部的微型器件（jiàn），我們（men）需（xū）要不斷地沉積（jī）一層層的薄膜並（bìng）通過刻蝕去（qù）除掉其中多餘的部分（fèn），另外還要添加一些材料（liào）將不同的器件分離開來。每個（gè）晶體管或存儲單元就是通過上述過程一步步構建起來的。我們這（zhè）裏（lǐ）所（suǒ）說的“薄膜（mó）”是指厚度小於 1 微米（μm，百萬分之一（yī）米）、無法通過普（pǔ）通機械加工方（fāng）法製造出來的“膜”。將包含所需分子或原（yuán）子單元的薄膜（mó）放到晶圓上的過程就是“沉積”。

要（yào）形（xíng）成多層的半導體結構，我們需要先製造器件疊層， 即在（zài）晶圓表麵交替堆疊多（duō）層薄金屬（導電）膜和介（jiè）電（絕緣）膜，之後再通過重複刻蝕工（gōng）藝去除多餘部分並（bìng）形成三維結構。可用（yòng）於沉（chén）積（jī）過程的（de）技術包括化學氣相沉積 (CVD)、原子層沉積 (ALD) 和物理氣（qì）相沉積(PVD)，采用這些技術的方（fāng）法又可以分為幹法和濕法沉積兩種（zhǒng）。

化學氣相沉積

在（zài）化學氣相沉（chén）積中，前驅氣體會在反應腔發生化學反應並生成附著在晶圓表麵的（de）薄膜以及被抽出腔室的副產物。等（děng）離子體增強化學氣相沉積則需要借助等離子體產生（shēng）反應（yīng）氣體。這種方法降低了反（fǎn）應溫度（dù），因此非常適合對溫度敏感的結構（gòu）。使用等離子體還可以減少沉積次數，往往可以帶來更高質量的薄（báo）膜。

原子層沉積

原子層沉（chén）積通過（guò）每（měi）次隻沉積幾個（gè）原（yuán）子層從而形成薄膜。該方法的關鍵在於循（xún）環按一定順（shùn）序進行的獨（dú）立步驟並保持良好的控製。在晶圓表麵塗覆前驅體是第一步，之後引入不同的氣體與前（qián）驅體反（fǎn）應即可在晶圓表（biǎo）麵形成所需（xū）的物（wù）質。

物理氣相沉積（jī）

顧名思義，物理氣相沉積是指通過物理手段（duàn）形成薄膜。濺射就是一（yī）種物理氣相沉（chén）積方法，其原理是通（tōng）過氬等離子體的轟擊讓靶材的原子濺射出來並沉積在（zài）晶圓表麵形（xíng）成（chéng）薄膜。在某些情況（kuàng）下（xià），可以通過紫外線熱處理(UVTP) 等（děng）技（jì）術對沉積膜進行處理並改善其（qí）性能。

半導體的導（dǎo）電性處於導體與非導體（即絕緣體）之間，這種特性使我們能完（wán）全掌控電流。通（tōng）過基於晶圓的光刻、刻蝕和沉積工（gōng）藝可以構建出（chū）晶體管等元件（jiàn），但還需要將它們連接起來才能實現電力（lì）與信號的（de）發送與接收。

金屬因其具有導電性而被用於電路互連。用於半導（dǎo）體的金屬需要滿足以下條件：

· 低電阻率：由於金屬電路需要傳遞電流，因此其中的金屬應具有較低的電阻。

· 熱化學穩定性：金屬互連過（guò）程中金屬材料的屬性必須保持（chí）不變（biàn）。

· 高可靠性：隨著集成電路技術的發展，即便是少量金屬互連材料也必須具備足夠（gòu）的（de）耐用性。

· 製造成本（běn）：即使已經（jīng）滿足前麵（miàn）三個條件，材料成本過高（gāo）的話也無法（fǎ）滿足批量生產的需（xū）要。

互連工藝主要使用鋁和銅這兩種物質。

鋁互連工（gōng）藝

鋁互連工藝始於鋁沉積、光刻膠應用以（yǐ）及曝光與顯（xiǎn）影，隨後通過刻蝕有選擇地去除任何多（duō）餘的鋁和光刻膠，然後才能進（jìn）入氧化過程（chéng）。前述步驟（zhòu）完成後再不斷（duàn）重（chóng）複光刻、刻蝕和沉（chén）積過程直至完成互連。

除了具有出色的導電性，鋁還具（jù）有容易光刻、刻蝕和沉積的特點。此（cǐ）外，它的成本較低，與氧化膜粘附（fù）的效果也比較好。其缺點是容易腐蝕且熔點較低。另外，為防止鋁與矽反應導致連接問題，還需要添加金屬沉（chén）積物將鋁與晶圓隔開，這種沉積物被稱為“阻擋（dǎng）金屬”。

鋁電路是通（tōng）過沉積形成的。晶圓進入真空腔後，鋁顆粒形成的薄膜會附著在晶圓上。這（zhè）一過程被稱為“氣相沉積 (VD) ”，包括化學氣相沉積和物理氣相沉積。

銅互連工藝（yì）

隨著半導體工藝精密度（dù）的提升以及器件尺寸的縮小，鋁電路（lù）的連接速度和電氣特性逐（zhú）漸無法滿足要求，為此我（wǒ）們需要尋找滿（mǎn）足尺寸和（hé）成本兩方（fāng）麵要求的新導體（tǐ）。銅之所以能取代鋁的第一個原因就是其電（diàn）阻更低，因此能（néng）實現更快的（de）器件連接速度。其次銅的（de）可靠性更高，因為它比鋁更能抵抗電遷移，也就是（shì）電流（liú）流過（guò）金屬時發（fā）生的金屬離子運動。

但是，銅不容（róng）易形成化（huà）合物，因此很難將其氣化並從晶圓（yuán）表麵去（qù）除。針對這個問題，我們不再去刻蝕銅，而是（shì）沉積和（hé）刻蝕（shí）介電（diàn）材料，這（zhè）樣就可以（yǐ）在需要的（de）地方形成由溝道和通路孔組成的金屬線路圖形（xíng），之後再將銅填入前述“圖形”即可實現互連，而最後的填入過程被稱為“鑲嵌工藝（yì）”。

隨著銅原子不斷擴散至電介質，後者的（de）絕（jué）緣性會降低並產生阻擋（dǎng）銅原子繼續擴（kuò）散的阻擋（dǎng）層。之後阻擋層上會形（xíng）成很薄的銅種（zhǒng）子層。到這一步之後就（jiù）可以進行電鍍，也就是用銅填充高深寬比的圖形。填充後多餘的銅可以用金屬（shǔ）化學機械拋光 (CMP) 方法去（qù）除，完成後即可沉積氧化膜，多餘的膜則用光刻和刻蝕（shí）工藝（yì）去除即可。前述整個過程（chéng）需（xū）要不斷（duàn）重複直至完成銅（tóng）互連為止（zhǐ）。

通過上述對比可以看（kàn）出，銅互連和鋁互連的區別在於，多餘的（de）銅是通過金屬 CMP 而非刻蝕去除的。

測試的主要目標是（shì）檢驗半導（dǎo）體芯片的質量是否達到一定標準，從而（ér）消除不良產品、並提高芯片的可靠性。另外，經測試有缺陷（xiàn）的產品不會進（jìn）入封裝步驟，有助於節省成本和時間。電子管芯（xīn）分選 (EDS) 就是一種針對晶圓的測試方法（fǎ）。

EDS 是一種檢驗晶圓狀態中各（gè）芯（xīn）片的電氣特性（xìng）並由此提升半導體良率的（de）工藝。EDS可分為五步，具體如下：

01 電氣參數監控 (EPM)

EPM 是半導（dǎo）體芯片測試的第一步。該步驟（zhòu）將對半導體集成電路需要（yào）用（yòng）到的每個器件（包括晶體管（guǎn）、電容器和二極管（guǎn））進行（háng）測試，確保其電氣（qì）參數達標。EPM 的主要作用是提供（gòng）測得的（de）電氣特性數據，這些數據將被用於提高半導體製造工藝的效率和（hé）產品性能（並非（fēi）檢測不良產品）。

02 晶圓老化測（cè）試

半導體不（bú）良率來自兩個方麵，即製造缺陷的比（bǐ）率（早期較（jiào）高）和之（zhī）後整（zhěng）個（gè）生命周期發生缺陷的比率。晶圓（yuán）老化測試是指（zhǐ）將晶（jīng）圓置於（yú）一定的溫度和 AC/DC 電壓下進行測試，由（yóu）此找出（chū）其中（zhōng）可能在早期發（fā）生缺陷的（de）產品，也就（jiù）是說通過發現潛在缺陷來提（tí）升（shēng）最終產品的可靠性。

03 檢測

老化測試完成後就需要用探針卡將半導體芯片連接到測試裝置，之後就可以對晶（jīng）圓（yuán）進行溫度、速度和運動測試以檢驗相關半導（dǎo）體功能。具體測試步驟的說明請見表格。

04 修補

修補是最重要的測試步驟，因（yīn）為某些不良芯（xīn）片（piàn）是可以修複的，隻需（xū）替換掉其中（zhōng）存在（zài）問題的元件即可。

05 點墨（mò）

未能通過電氣（qì）測試的芯片已經在之前幾個步（bù）驟中（zhōng）被分揀出來，但還需要（yào）加上標記才（cái）能區分它們。過去我們需要用特殊墨水標記有缺陷的芯片，保證它們用肉眼即可識別，如今則是由係統根據測試數據值自動進行分揀（jiǎn）。

經過之前幾個工藝處理的晶圓（yuán）上會形成大小相等的方（fāng）形芯片（piàn）（又稱“單個晶片”）。下麵要（yào）做的（de）就是通（tōng）過切割獲得單獨的芯片。剛切割下來的芯片很脆弱且不能交換電信號（hào），需要單獨進行處（chù）理。這一處理過程就是封（fēng）裝，包括（kuò）在半導體（tǐ）芯片外部形成保護殼和讓它們（men）能夠與外部（bù）交換電信號。整個封裝製程分（fèn）為五步，即晶圓鋸切、單個晶片附著、互（hù）連、成型和封裝測試。

01 晶圓鋸切

要想從晶圓上切出無數（shù）致密排列的芯片，我們（men）首先（xiān）要（yào）仔細“研磨”晶圓的（de）背麵（miàn）直至（zhì）其厚度能夠滿足封裝工藝的需要。研磨後，我們（men）就可以沿著晶圓上的劃（huá）片線進行切割，直（zhí）至將半導體芯片分離出來。

晶圓鋸切技術有三種（zhǒng）：刀片切割、激光切割和等離子切割。刀片（piàn）切割是指用金剛石刀片切割晶圓，這種方法容（róng）易產生摩擦（cā）熱（rè）和碎屑並因此損壞晶圓。激光切割的精度更高，能輕（qīng）鬆處理厚度較薄或劃片線間距很小（xiǎo）的 晶 圓。等（děng）離子切割采用等離子刻（kè）蝕的原 理，因此即使劃片線間（jiān）距非常小，這種技術同樣能適用。

02 單個晶片附著

所有芯片都從晶圓上分離後，我們需要將單（dān）獨的芯片（單（dān）個晶片）附著到基底（引線框架）上。基底的作用（yòng）是保（bǎo）護（hù）半導（dǎo）體（tǐ）芯片並讓它們能與外部電路進行（háng）電信號（hào）交換。附著芯片時（shí）可以使用液體或固體帶狀粘合劑。

03 互連

在將芯片附著到基底（dǐ）上之後（hòu），我們還需要連接二者的接觸點才能（néng）實現電信號交換。這一步（bù）可以（yǐ）使用的連接方法有兩種：使用（yòng）細金屬線的引線（xiàn）鍵合和使用球形金塊或錫塊的倒裝芯片鍵合。引線鍵合屬於傳統方法，倒（dǎo）裝芯（xīn）片鍵合技術可以加快半導體製造的速度。

04 成型

完成半導體（tǐ）芯片的連接（jiē）後，需要利用（yòng）成型工藝給芯（xīn）片（piàn）外部加一個包裝，以保護半導體集成電路不（bú）受溫度和濕度等（děng）外部條件影響。根據需要製（zhì）成封裝模具後（hòu），我們（men）要將半導體芯片和環氧模塑料 (EMC) 都放入模具中並進行密封。密封之後的芯片就是最終（zhōng）形（xíng）態了。

05 封裝測試

已經（jīng）具有最終（zhōng）形（xíng）態的芯片還要通過最後的缺陷測試。進（jìn）入最終測試（shì）的全部是成品的半導體（tǐ）芯片（piàn）。它們將被（bèi）放（fàng）入測試設備，設定不同的條件例如電壓、溫度和濕度等進行電氣、功能和（hé）速度測試。這些測試的結果可以用來發現缺陷、提高（gāo）產品質量和生產效率（lǜ）。

封裝技術的演變

隨著芯片體積的（de）減（jiǎn）少（shǎo）和性能要求的提（tí）升，封裝在過去數年間已經曆了多次技術革（gé）新（xīn）。麵向未來的一些封裝技術和方案包括將沉積用於傳統後（hòu）道工藝，例如晶圓級封裝 (WLP)、 凸塊工（gōng）藝和重布線層(RDL)技術（shù），以（yǐ）及（jí）用於前道晶圓製造的的刻（kè）蝕和清潔技術。

什麽是先進封裝？

傳統封裝需要將每個芯片都從晶圓中切割出來並放入模具中。晶圓級封裝 (WLP) 則是先（xiān）進封裝技術的一種 , 是指直（zhí）接封裝仍在晶圓上的（de）芯片。WLP 的流程是（shì）先封（fēng）裝測（cè）試，然後一次（cì）性將所（suǒ）有已成型的芯片從（cóng）晶圓上分離出來。與傳統封裝相比（bǐ），WLP 的優勢在於（yú）更（gèng）低的（de）生產成本。

先進封裝可劃分為 2D 封裝、2.5D 封裝和 3D 封裝。

更小的 2D 封裝

如前所述（shù），封裝工藝的主要用途包括將半導（dǎo）體芯片的信號發送到外部，而在晶圓上形成的凸塊就是發（fā）送輸入 / 輸出信號（hào）的接觸點。這些（xiē）凸塊分為（wéi）扇入型 (fan-in) 和扇出型 (fan-out) 兩種，前（qián）者的扇形在芯（xīn）片內部，後者的扇形則要超出（chū）芯片範圍。我們將輸入/輸出信號稱為 I/O（ 輸入/輸（shū） 出）， 輸入/輸出數量稱為 I/O 計數。I/O 計數是確定封裝方法的重要依據。如果（guǒ）I/O計數低就采用扇入封裝工藝。由於封裝後芯片尺寸變（biàn）化不大，因（yīn）此這種（zhǒng）過程又被稱為芯片級封裝(CSP)或晶圓級芯片尺寸封裝(WLCSP)。如果 I/O 計數較高，則通常要采用扇出型封裝工藝，且除凸塊外還需要重布線層 (RDL) 才能實現信（xìn）號發送。這就是“扇（shàn）出型晶圓級封（fēng）裝 (FOWLP)”。

2.5D 封裝

2.5D 封裝技術可以將（jiāng）兩種或更多類型的芯片放入單個封裝，同時讓信號橫向傳送，這（zhè）樣可以提升封（fēng）裝的尺寸和（hé）性能。最廣泛使用的（de） 2.5D封裝方法是通過矽中介層（céng）將內存和邏輯芯片放入單個封裝。2.5D 封裝需要矽通孔 (TSV)、微型凸塊和小（xiǎo）間距（jù） RDL 等核心技術。

3D 封裝

3D 封裝技術可以（yǐ）將兩種或更多類（lèi）型的芯片放入單（dān）個（gè）封裝，同時讓（ràng） 信 號 縱 向 傳 送。這 種 技 術 適 用於更小和 I/O 計數更高的半（bàn）導體芯片。TSV 可用於 I/O 計數（shù）高的芯片，引線鍵合可用於 I/O 計數低的芯片，並最終形成（chéng）芯片垂直排列的信號係統。3D 封裝需要的核心技術包括 TSV 和（hé）微型凸塊技術。

至此，半導體產品製造的八個步驟“晶圓加工 - 氧化 - 光刻 - 刻蝕（shí） -薄膜沉（chén）積 - 互（hù）連 - 測試 - 封裝（zhuāng）”已全（quán）部介紹完畢，從“沙粒”蛻變到“芯片（piàn）”，半（bàn）導體科技正在上演現實版“點（diǎn）石成金”。